منذ يوم
أهلا بك عزيزي المتابع لموقع (journey for learn) نقدم دورات بكوبونات متاحة لاول 1000 تسجيل مجاني فقط وكوبونات اخري لفترة محدودة فاذا كنت تريد ان تحصل علي كل الكورسات علي موقعنا وان تكون اول المسجلين في الكورسات المجانية قم بتسجيل الدخول أوقم بالدخول علي وسائل التواصل الاجتماعي وخصوصا التليجرام نوضح الوصف المختصر والطويل للدورات لكي تعرف الدروس التي سوف تتعلمها بسهولة ويسر :
تنقسم صناعة VLSI إلى فرعين شعبيين. تصميم النظام والتحقق من النظام. تظل Verilog ، VHDL الخيارات الشائعة لمعظم مهندسي التصميم العاملين في هذا المجال. على الرغم من أنه يمكن إجراء التحقق الوظيفي الأولي مع لغة وصف الأجهزة. الوصف للأجهزة تمتلك لغة محدودة لإجراء تحليل تغطية الكود ، واختبار الحالات الزاوية ، وما إلى ذلك ، وفي الواقع يصبح من المستحيل إجراء هذا الشيك مع HDL. وبالتالي تبدأ لغات التحقق المتخصصة مثل SystemVerilog في أن تصبح الخيار الأساسي للتحقق من التصميم. تتيح الطبيعة الموجهة للكائنات المنحى SystemVerilog ميزات مثل الميراث ، وتعدد الأشكال ، وما إلى ذلك. يضيف إمكانيات العثور على الأخطاء الهامة داخل التصميم الذي لا يمكن لـ HDL العثور عليه. من المؤكد أن التحقق أكثر صعوبة ومثيرة للاهتمام مقارنة بتصميم نظام رقمي ، وبالتالي فهو يتكون من عدد كبير من بنيات OOP بدلاً من Verilog. يعد SystemVerilog أحد أكثر الخيارات شعبية بين مهندس التحقق للتحقق من النظام الرقمي. ستأخذك هذه الرحلة إلى التقنيات الأكثر شيوعًا المستخدمة لكتابة SystemVerilog Testbench وإجراء التحقق من الرقائق. تم تنظيم الدورة حتى يتمكن أي شخص يرغب في التعرف على نظام Verilog من فهم كل شيء. أخيرًا ، الممارسة هي مفتاح أن تصبح خبيرًا.ما هي المتطلبات الأساسية لدخول الدورة والتسجيل فيها على موقعنا؟ رحلة التعلم:
(احصل على الدورة للدخول إلى الموقع والتسجيل)
يجب أن يكون لديك بريد إلكتروني (حساب بريد) تتذكره لنفسك وأيضًا يجب أن تتذكر كلمة مرور البريد الإلكتروني الذي ستسجل به ، وإذا لم يكن لديك حساب بريد إلكتروني ، فمن الأفضل إنشاء حساب (Gmail)
0 تعليقات
تسجيل دخول