System Verilog : Fully Hands on Learning Experience

أهلا بك عزيزي المتابع لموقع (journey for learn) نقدم دورات بكوبونات متاحة لاول 1000 تسجيل مجاني فقط وكوبونات اخري لفترة محدودة فاذا كنت تريد ان تحصل علي كل الكورسات علي موقعنا وان تكون اول المسجلين في الكورسات المجانية قم بتسجيل الدخول أوقم بالدخول علي وسائل التواصل الاجتماعي وخصوصا التليجرام نوضح الوصف المختصر والطويل للدورات لكي تعرف الدروس التي سوف تتعلمها بسهولة ويسر :

هذه الدورة عبارة عن دليل عملي كامل لإتقان تصميم SystemVerilog لتصميم VLSI والتحقق منه، وهو مصمم خصيصًا للطلاب والمبتدئين ومهندسي RTL/التحقق من التصميم الطموحين. سواء كنت تبدأ من الأساسيات أو تتطلع إلى تعزيز مهاراتك العملية، ستساعدك هذه الدورة على بناء أساس قوي بمفاهيم حقيقية موجهة نحو الصناعة. في هذه الدورة، ستتعلم أساسيات SystemVerilog وبناء الجملة، تليها تقنيات تصميم RTL باستخدام SystemVerilog. سوف تكتسب خبرة عملية في كتابة اختبارات اختبار فعالة وقابلة للتطوير، وفهم التأكيدات، وتطبيق منهجيات التحقق. تقدم لك الدورة أيضًا أساسيات UVM (منهجية التحقق العالمية)، مما يساعدك على فهم كيفية إنشاء بيئات التحقق الحديثة في صناعة أشباه الموصلات. ستعمل على أمثلة ومشاريع في الوقت الفعلي مثل تصميم ALU وFIFO وUART وFSM والتحقق منها، إلى جانب المحاكاة وتصحيح الأخطاء باستخدام الأشكال الموجية. سيتم استخدام أدوات الصناعة مثل ModelSim وQuestaSim وVivado وVS Code وEDA Playground طوال الدورة، جنبًا إلى جنب مع GTKWave لتحليل الشكل الموجي. تتبع هذه الدورة منهجًا تعليميًا عمليًا بالكامل، مما يضمن حصولك على التعرض العملي لتصميم VLSI الحقيقي وتدفق التحقق. إنها مناسبة لطلاب ECE/EEE، والطامحين VLSI، والمهندسين الذين يستعدون لأدوار تصميم RTL والتحقق. بحلول نهاية هذه الدورة، ستكون واثقًا من تصميم الأنظمة الرقمية والتحقق منها باستخدام SystemVerilog وستكون جاهزًا للدخول في صناعة VLSI بمهارات جاهزة للعمل.

ما هي المتطلبات الأساسية لدخول الدورة والتسجيل فيها على موقعنا؟ رحلة التعلم:

(احصل على الدورة للدخول إلى الموقع والتسجيل)

يجب أن يكون لديك بريد إلكتروني (حساب بريد) تتذكره لنفسك وأيضًا يجب أن تتذكر كلمة مرور البريد الإلكتروني الذي ستسجل به ، وإذا لم يكن لديك حساب بريد إلكتروني ، فمن الأفضل إنشاء حساب (Gmail)